Költséges technológiai váltás helyett a bevált mikroforrasztási eljárás továbbfejlesztése mellett döntött a chipgyártási óriás TSMC. Az iparági elvárásokkal szemben a tajvani félvezetőgyártó mégsem sieti el a hibrid kötési eljárás (hybrid bonding) bevezetését a nagy sávszélességű memóriák (HBM) csomagolásánál.
Tovább csiszolják a mikroforrasztási eljárást
A tajvani ETNews értesülései és az ellátási láncból származó beszámolók szerint a TSMC egyelőre elhalasztja a jelentős beruházást igénylő hibrid kötési technológia tömeges alkalmazását a HBM-memóriák integrációjában. A félvezetőgyártó helyette a meglévő microbump, azaz mikroforrasztási dudor eljárás finomítására és skálázására összpontosít. A tajvani bérgyártó stratégiai célja, hogy a jelenleg használatos, nagyjából 10-20 mikrométeres csatlakozási méreteket egészen 5 mikrométerre csökkentse. A hagyományos chipforrasztási dudorok mérete eredetileg megközelítette a 100 mikrométert, így az 5 mikrométeres szint elérése komoly előrelépést jelent a chipcsomagolási sűrűség növelésében.
A hibrid kötés előnyei és a gyártási akadályok
A hibrid kötési eljárás lényege, hogy közvetlen réz-réz kapcsolatot teremt a szilíciumlapkák között, forrasztóanyag vagy mikrodudorok alkalmazása nélkül. Ez a technológia elméletben 1 mikrométer alatti csatlakozási távolságot tesz lehetővé, ami drasztikusan növeli a sávszélességet és kedvezőbb hőelvezetést biztosít. Az AMD 3D V-Cache megoldásánál, ahol az SRAM-memóriát közvetlenül a logikai lapkára rétegezik, a TSMC már sikerrel alkalmazza a SoIC platform részét képező hibrid kötést. A HBM-memóriatömbök és a mesterségesintelligencia-gyorsítók összekapcsolásánál azonban a gyártási komplexitás, a hőkezelési nehézségek, a magas előállítási költségek és a kihozatali kockázatok miatt a vállalat a fokozatosságot választotta.
Ázsiai partnerekkel készül az 5 mikrométeres architektúra
A távol-keleti beszállítói láncból származó információk alapján a TSMC dél-koreai és japán anyag- és berendezésgyártó partnereivel közösen fejleszti az 5 mikrométeres mikroforrasztási és feltöltési (underfill) megoldásokat. A finomított technológia várhatóan a HBM4 csomagolásának későbbi fázisaiban, valamint a HBM5 generáció korai időszakában kap meghatározó szerepet. A tömegtermelés elindítását a becslések szerint 2028 második felére tervezik. A JEDEC iparági szabványosító szervezet korábbi döntése, amely 775 mikrométerre emelte a HBM-kötegek maximális magassági korlátját, szintén mozgásteret biztosított a memóriagyártóknak és a TSMC-nek, hogy a mikroforrasztási technológia élettartamát meghosszabbítsák.
A CoWoS platform stabilitása a fő szempont
A TSMC fejlett CoWoS (Chip-on-Wafer-on-Substrate) csomagolási eljárásában a HBM memóriamodulok a szilícium közteshordozóra (interposer) csatlakoznak. Miközben a vezető memóriagyártók, mint az SK Hynix és a Samsung Electronics, a saját 16 rétegű DRAM-kötegeik belső összeépítésénél kísérleteznek a hibrid kötéssel, a TSMC a teljes AI-gyorsító rendszer szintű összeszerelésénél a jól bevált mikroforrasztást részesíti előnyben. Ez a megközelítés garantálja a magas gyártási kihozatalt, mérsékli a selejtarányt, és segít elfogadható szinten tartani
