Új dimenzióba lép a mesterséges intelligencia chipgyártása a tajvani félvezetőóriás legújabb 1,6 nanométeres technológiájával. Az Nvidia már megkezdte a Rubin és Rubin Ultra architektúrákat követő Feynman GPU-generáció prototípusainak tesztelését a TSMC A16 gyártsorain. A fejlesztés célja a mesterséges intelligenciás modellfuttatás és tanítás hatékonyságának fenntartása a számítási kapacitás iránti globális éhség közepette.
Hátsó tápellátás és 1,6 nanométeres csíkszélesség az A16 node-on
Az ellátási láncból származó legfrissebb iparági információk alapján a kaliforniai chiptervező teljesen kihagyja a 2 nanométeres N2 családot a Feynman GPU architektúrájánál, és közvetlenül az 1,6 nanométeres osztályba tartozó A16 gyártástechnológiára vált. Az A16 node tömegtermelése a tervek szerint 2028 második felében indul el a tajvani félvezetőóriás üzemeiben, de a mérnöki együttműködés és a korai prototípusok gyártási tesztjei már megkezdődtek a két vállalkozás között.
A technológiai váltás egyik legfontosabb szerkezeti eleme a hátsó oldali tápellátás (Backside Power Delivery / Super Power Rail) alkalmazása. Ennél a megközelítésnél a tranzisztorok feszültségellátását a szilíciumlapka hátsó felére helyezik át, míg a lapka elülső rétege kizárólag a nagysebességű adatjelek továbbítására összpontosít. Ez a kialakítás megszünteti a hagyományos áramköri zsúfoltságot, csökkenti a nemkívánatos feszültségesést (IR drop), valamint érdemben mérsékeli a szivárgási áramot, ami magasabb teljesítménysűrűséget tesz lehetővé túlzott melegedés nélkül.
3D chiplet struktúra és több kilowattos teljesítménykeret
A fizikai korlátok feszegetése megköveteli a tokozási eljárások gyökeres megújítását is. Az Nvidia Feynman GPU-k felépítésében a TSMC SoIC (System-on-Integrated-Chips) eljárását alkalmazzák, amellyel a különálló funkciókat ellátó szilíciumlapkákat függőlegesen, 3D struktúrában rétegezik egymásra. A vertikális elrendezés és a rendkívül rövid vezetékek révén drasztikusan lecsökken a modulok közötti jelcsillapítás és késleltetés.
A háromdimenziós chipeket ezt követően CoWoS-L vagy szilíciumalapú panelekre épülő CoPoS tokozással rendezik egymás mellé a kártyákon. Az így megépített komplex rendszerek energiafelvétele meghaladhatja a több kilowattos tartományt is, cserébe viszont több tucat PetaFLOP/s számítási kapacitást képesek biztosítani egyetlen tokozáson belül. A TSMC a felhalmozódó megrendelések kiszolgálására a korábbi havi 20 ezer SoIC waferre vonatkozó kapacitási tervét 50 ezerre módosította 2027 végéig, miközben gőzerővel építi a tajvani Chiayi AP7 és Tainan AP8 jelű csomagolóüzemeit.
Okos HBM4E memóriák és optikai sávszélesség a Petabyte tartományban
A gigantikus számítási kapacitás hatékony kihasználásához a memória-architektúra alapvető átalakítására van szükség. A Feynman generáció várhatóan egyedi specifikációjú HBM4E memóriastackeket használ majd, amelyek alsó vezérlőrétegébe (base die) logikai áramköröket integrálnak. Ez az úgynevezett okos memória architektúra lehetővé teszi, hogy bizonyos adatfeldolgozási, szűrési és csomagkezelési műveletek már a memórián belül elvégződjenek, jelentősen tehermentesítve a központi GPU magokat.
Az adatközponti kommunikációban jelentkező szűk keresztmetszetek felszámolására a hagyományos rézalapú vezetékeket leváltja a Co-Packed Optics (CPO) technológia. Míg a jelenlegi Blackwell NVL72 rendszerek 130 TB/s, a készülő Rubin architektúra 260 TB/s, a Rubin Ultra pedig 520 TB/s összeköttetési sávszélességre képes, a Feynman-alapú gyorsítók optikai CPO csatlakozói átlépik az 1000 TB/s, vagyis az 1 Petabyte/s feletti határértéket. A TSMC COUPE technológiája fotonikai és elektronikai áramköröket integrál 3D struktúrában, fényalapú adatátvitelt biztosítva a chipek között.
A mesterséges intelligenciás infrastruktúra jövője
Az Nvidia R&D erőforrásainak gyors átcsoportosítása jelzi, hogy a mesterséges intelligencia modellek tanítása és inferenciális futtatása körüli iparági verseny nem lassul. A fejlődés fókusza az elkövetkező években a nyers tranzisztorszám növelése mellett a hatékonyságra helyeződik át: a feszültségelosztás, a memóriabeli előfeldolgozás és az optikai kommunikáció együttes bevetése az adatközpontok energiaéhségére nyújt választ.
A félvezetőgyártási infrastruktúra átalakulása bizonyítja, hogy a chiptervezésben a fejlett tokozási technológiák és a fotonikai integráció jelentik a növekedés kulcsát. Az 1,6 nanométeres csíkszélesség és a fénysebességű adatátvitel párosítása biztosítja, hogy a hiperskálázható adatközponti infrastruktúrák teljesítménye 2028 után is a megszokott ütemben növekedhessen.
